本文介绍一系列即插即用D类放大器，通过消除通常对I的需求来简化系统设计2C 编程、低抖动采样时钟、逻辑电平转换器、精心设计的电路板设计或 EMI 滤波。它将解释如何在提供高性能音频的同时节省板载空间、成本和精力。

介绍

新一代即插即用数字输入D类音频放大器的音频性能远远优于传统的模拟D类放大器。更重要的是，数字输入D类放大器具有降低功耗、复杂性、噪声和系统成本等额外优势。

电子产品供应商通常使用高效、无滤波器、模拟输入 D 类放大器来管理手机、平板电脑、家庭监控和智能扬声器中便携式音频扬声器的功率要求。这些 D 类放大器允许直接连接到电池，从而最大限度地减少损耗并减少元件数量。这些放大器还实现了>80 dB PSRR性能，这对于避免217 Hz解调GSM信号发出嗡嗡声非常重要。

模拟输入D类放大器通常需要应用处理器上的DAC和线路驱动器放大器（图1），这会增加扬声器输出的芯片成本、功耗和噪声。这些D类放大器还需要仔细的电路板设计，以避免由于信号耦合到模拟板路径而退化。

图1.带有模拟输入 D 类扬声器放大器的传统系统。应用处理器上的DAC和线路驱动器放大器会增加扬声器输出的芯片成本、功耗和噪声。

数字输入D类音频放大器不受大多数电路板设计问题的影响。单通道D类放大器可以放置在电路板上的远程位置，以最大限度地减少大电流电池和扬声器负载连接的布线。这些放大器不需要模拟输入D类设计的DAC和线路驱动器放大器。因此，空间和系统成本下降，设计更简单。

简化的系统设计

大多数数字输入放大器接受脉冲编码调制 （PCM） 或 I2S 数据，需要三根电线：BCLK、LRCLK 和 DIN。PCM 数据格式不需要调制器或应用处理器上的数据上采样（图 2）。PCM输入放大器的一些较旧实现方案还需要一个干净的主时钟（MCLK）来获得无抖动的采样时钟。较新的PCM输入放大器，如MAX98357、MAX98360和MAX98365不再需要MCLK输入，因此引脚数、功耗和电路板复杂性都降低了。

图2.具有PCM输入D类扬声器放大器的系统使用三根线，但不需要调制器或应用处理器上数据的上采样。

较旧的数字输入放大器提供可调的采样速率和/或位深度，在某些情况下，需要对放大器进行复杂的编程。新一代数字输入放大器可自动检测各种采样速率和位深度，无需任何编程即可自行配置。

在多通道实现中，数字输入D类音频放大器减少了电路板上外部电容和布线线路的数量。PCM 输入只需要 BCLK、LRCLK 和 DIN 线路即可提供立体声或 8 通道 TDM 数据。相比之下，立体声模拟输入D类放大器通常需要两个差分输入信号（四根线）与交流耦合电容进行布线（见图1和图2）。

大多数数字输入放大器需要低数字电源电压（1.8 V）和高扬声器电源电压（2.5 V至5.5 V）。现在，使用MAX98357和MAX98360等单电源D类放大器可以简化电路板设计和元件数量。MAX98365可以采用3.0 V至5.5 V单电源供电，或者采用1.8 V至5.5 V电源供电，另一电源采用3.0 V至14.0 V电源供电。数字输入逻辑电压与这些器件上的电源电压无关。输入逻辑范围为1.2 V至5.5 V，无需逻辑电平转换器。

抖动容限和时钟生成

数字输入D类音频放大器通常对时钟抖动提出了新的挑战。为了获得良好的音频质量，大多数数字输入放大器在BCLK或MCLK上需要相当低的抖动水平。数据手册中通常未引用抖动容限;引用抖动容限时，典型规格为~200 ps的均方根抖动。高水平的时钟抖动通常会降低放大器的动态范围或满量程THD + N性能。

在许多系统中，应用处理器的基准振荡器不是BCLK的方便倍数，因此为放大器提供低抖动时钟并不容易。例如，13 MHz是GSM电话常用的晶体频率，27 MHz通常用于视频解决方案。这些参考频率都不是 44.1 kSPS 或 48 kSPS 音频采样率的方便倍数。因此，这些系统通常会实现复杂的小数N分频PLL来创建音频时钟。在某些情况下，该解决方案需要单独的音频参考振荡器，这会增加复杂性和物料清单 （BOM）。

另一种优选的解决方案是数字输入放大器，它可以容忍高时钟抖动而不会降低音频性能。这种放大器将降低系统复杂性。在最简单的情况下，可以使用周期跳跃时钟来生成BCLK，但这会产生非常高的抖动。如果周期跳过 13 MHz 参考时钟以产生 6.144 MHz BCLK （48 kSPS × 128 OSR），则峰值抖动将为 38.4 ns，均方根抖动将为 22.2 ns（图 3）。这表示抖动比大多数DAC可以容忍的要高两个数量级。

然而，这些新的D类音频放大器在这种时钟抖动下仍能产生>103 dB的动态范围性能。可以在应用处理器上使用少量数字门创建周期跳跃时钟。新器件不需要PLL解决方案中需要的振荡器或环路滤波器。参见图 4。

图3.来自周期跳过的 12 MHz 时钟的 288.25 MHz MCLK。

图4.小数N分频PLL与周期跳跃时钟实现。

抖动容限测试结果

测试结果表明，MAX98357、MAX98360和MAX98365的动态范围不会随着周期跳跃的抖动时钟而降低。这些器件在抖动时钟下的性能比120 dB DAC高出20 dB以上。有关Σ-Δ型DAC抖动容限的更多详细信息，请参阅配套文章。1

图5.动态范围下降，11.5 ns rms周期跳跃时钟抖动。

结论

数字输入无滤波器D类音频放大器允许简单的板级实现，无需I级2C，无MCLK，无电平转换，无EMI滤波。它们提供高效率、低 EMI 和高输出功率。MAX98357和MAX98360采用WLP或QFN封装，可产生3.2 W输出功率。MAX98365采用WLP封装，可产生17.6 W输出功率。

审核编辑：郭婷