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基于源级耦合结构的正交二分频电路(2)

时间:2024-09-04 12:52来源:[db:来源] 作者:admin 点击:
图2电路中的尾 电流源 是为了保证电路比较稳定的直流偏置,减小了因输入时钟信号的直流电平变化对电路的影响。为了提高工作速度,可以忽略尾 电流

  图2电路中的尾电流源是为了保证电路比较稳定的直流偏置,减小了因输入时钟信号的直流电平变化对电路的影响。为了提高工作速度,可以忽略尾电流源,这样大约能提高20%的工作速度[8],但是同时电路对工艺和温度的依赖性增加。此外,考虑到电阻阻值的不准确,以及版图面积大等不利因素,所以在很多设计中用有源负载代替电阻负载,但这样增大了寄生电容,进而限制了最高工作频率。

  1.2 SCL电路动态特性

  SCL型二分频器的动态特性如图3所示,其中fo是没有外加激励时电路的自激振荡频率,Vclk_min是电路停止自振荡所需外加的最小时钟信号的幅度。根据电路工作频率和外加的时钟激励幅度的变化,电路工作于4种不同的状态[9]:

  


  (1)自振荡区:如图1所示,两级D触发器级联并形成闭环环路,当环路满足巴克豪森振荡条件时,环路就会发生自激振荡;但是当输入时钟的幅度比较大时,电路会由自振荡转入受迫振荡状态,振荡频率也会向正常工作频率靠拢,实现二分频。

  (2)正常工作区:能完成二分频功能。

  (3)压摆率限制区:当输入时钟有比较大的上升和下降时间时,会在时钟过零点时有足够的时间使电路发生自振荡,从而影响输出频谱的纯度。

  (4)响应限制区:当输入时钟频率很高时,由于寄生电容的影响,D触发器充放电不完全,它将无法振荡到该频率,导致电路工作失常。

  由图3可以看出,输入时钟信号Vclk幅值越小,则电路正常工作的频率范围越小。因此,要达到大的工作频率,Vclk幅值必须较大。一般VCO输出摆幅都比较大,对于跟在VCO后面的第一级二分频器,其输入时钟的幅度往往不成问题。

  2 改进的分频器电路设计及仿真

  2.1 SCL二分频电路设计

  本文主要对SCL电路的负载进行了改进,采用Wang的动态负载结构[10](即让触发器的负载随着输入信号的变化而变化),使电路的速度得以进一步提高;并且对开关管和负载管采用不同的直流偏置,便于直流工作点的选取,尤其是在低电源电压的情况下。本文设计的SCL单元电路如图4所示。

  


  从图4可以看出, PMOS管起动态电阻的作用。当该D触发器处于触发状态时,PMOS等效为一个很小的负载电阻,这就可以在输出节点产生比较小的RC时间常数,提高触发器的工作频率;当触发器处于锁存状态时,PMOS管等效为一个很大的负载电阻,增大输出摆幅。这种动态负载的结构比普通电阻负载结构的工作频率更高,但要同时给NMOS和PMOS管提供合理的偏置会带来比较大的设计难度。因此,在本文提出的结构中,NMOS和PMOS采用不同的直流偏置,通过合理设计电阻、电容的值,以及外加偏置电压VBP,就可以控制PMOS管的时钟信号偏置在需要的直流点;同样也可以选取NMOS的直流偏置VBN,这样有利于降低设计的复杂性,特别在低电源电压下,一个折衷的直流偏置点很难选取。图4中还有一个尾电流管M1用来保证电路比较稳定的直流偏置。由于本文设计的高速二分频电路应用于短距离无线接收发机中,与其直接相连的VCO输出最高频率为1.92 GHz,并不需要特别高的工作频率,因此不需要通过去除尾电流源来使电路工作在更高的频率段。另外,去除尾电流源会使电路输出摆幅不确定,受工艺和温度的影响较大;并且会导致SCL分频器的衬底波动比较大,该波动通过衬底耦合,会加大分频器的噪声,或影响到 (责任编辑:admin)

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