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级联放大器的优缺点和电路分析

时间:2023-07-07 11:27来源:未知 作者:admin 点击:
模拟 电路的输出通过使用级联 放大器 来增加。级联码的使用是一种常见的方法,可以扩展到 晶体管 和真空管应用。1939年,燕鸥级联被收录在罗杰·韦恩·希克曼和弗雷德里克·文顿·

模拟电路的输出通过使用级联放大器来增加。级联码的使用是一种常见的方法,可以扩展到晶体管和真空管应用。1939年,燕鸥级联被收录在罗杰·韦恩·希克曼和弗雷德里克·文顿·亨特撰写的一篇文章中。手头的主题是稳压器的使用。他们为两个三极管构建了一个级联代码,第一个使用公共阴极配置,第二个使用公共网格作为五极管替代。因此,该名称可以翻译为具有五极管状特征的级联三极管的减少。

一、级联放大器简介

级联放大器分为两级:CE(共发射极)级和CB(共基极)级,CE为CB供电。与放大器的单级相反,两者的混合将具有多种特性,例如高输入/输出分离、高I/P阻抗、高O/p阻抗和高带宽。

该放大器通常用于电流电路中,使用两个晶体管,BJT或FET。一个晶体管充当CE或公共源极,而其他晶体管充当CB或公共栅极。由于从o/p到i/p没有直接耦合,该放大器增加了I/O分离,消除了米勒效应,从而提供了高带宽。

1. 级联放大电路

场效应晶体管的输入步进是FET CS放大器,Vin电压施加到晶体管的栅极端子。另一方面,输出相位是由输入相位供电的FET CG放大器。Rd是输出阶跃的漏极电阻,Vout是从Q2收集的输出电压。由于Q2在电路中接地,因此FET Q1中的漏极电压和FET Q2中的源极电压保持恒定。这意味着FET Q2具有FET Q1的最低输入电阻。Q1的低输入电阻会降低增益和米勒效应值,从而间接导致带宽电平增加。

FET Q1增益的降低对电路的总增益影响不大,因为FET Q2会对其进行补偿。由于从漏极到源极杂散电容的放电和电荷是通过Rd传导的,因此米勒效应对FET Q2几乎没有影响,并且频率响应和负载值仅在高频范围内中断。级联放大器的输出值与电路架构中的输入值完全隔离。Q1在源极和漏极端具有固定电压电平,而Q2在栅极和源极具有固定电压电平。以下是FET操作的级联放大器的电路图:

级联放大器的优缺点和电路分析

基于FET的级联放大电路如下所示。Vin(输入电压)连接到该放大器输入级的栅极端子,该栅极端子是FET的典型源。该放大器的输出级是一个典型的栅极FET,具有雄心勃勃的输入步进。o/p级的漏极电阻为Rd,Vout(输出电压)可以在次级晶体管的漏极端计算。

由于Q2晶体管的栅极端子接地,晶体管的源极和漏极电压保持不变。 也就是说,较高的Q2晶体管在较低的Q1晶体管方向上具有较低的I / p电阻。结果,较低晶体管的增益减小,米勒效应也降低。SO 的带宽会增加。

下部晶体管的增益损耗对总增益几乎没有影响,因为上部晶体管对其进行了补偿。米勒效应不会影响上部晶体管,因为漏极电阻应用于漏极至源极漂移电容的充电和放电。对于高频,频率响应和负载都会受到影响。

该电路的输出可以与输入分离。较低的晶体管在其源极和漏极端具有近似稳定的电压,而较高的晶体管在其两个端子上具有几乎稳定的电压。从 o/p 到 i/p 几乎没有输入。因此,两个端子使用安全的电压中间关系很好地分开。

2.折叠式级联放大器

这是一个单级放大器,其中典型的源极晶体管与反极性CB晶体管进行Cas0ded。在该电路中,输入段是一个可变对,用作级联的CS级。两个晶体管漏极连接到具有反极性的CG晶体管上。然后将CG晶体管连接到复数电流源,电路完成。

由于多级放大器的结构特性,可以实现多级放大器的增益增量。通过将级联码折叠成反极性晶体管,可以将电路尺寸保持在最小,同时保持电路输出并降低电源电压。使用级联晶体管可以改善电路的输出电阻值,从而增加放大器信号增益。这是折叠式级联放大器的主要优势。

二、级联放大器的特点

1.级联放大器的频率响应

输出响应与级联放大器频率响应中的输入反转。它们通过采用级联或共发射极放大器来提供改进的幅度输出。与CE信号相比,级联放大器信号比预测范围大三倍。

2.级联放大器的稳定性

级联放大器的另一个值得注意的特点是其可靠性。Cascode结构建筑本身就是一种安全的安排。下部晶体管在源极和漏极端具有几乎恒定的电压电平,因此没有任何东西可以产生栅极反馈。另一方面,上部晶体管在源极和栅极端子处保持稳定的电压电平。因此,具有匹配电压电平的唯一节点是输出和基准节点。

3.级联放大器的优缺点

优势

增益、可靠性、更好的阻抗比、更高的带宽电平和压摆率都是级联电路的特性。

该电路的结构非常基本。

在超外差接收器中,级联放大器作为乘法混频器实现。振荡器信号馈送到上栅极,而RF信号馈送到下栅极。因此,所有这些信号都是复合的,IF用作混频器-上部放大器的漏极。

该放大器需要两个具有高压电源的晶体管。在双晶体管级联的过程中,两个晶体管应由充足的VDS偏置,从而设置电源电压的下限。

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